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基本信息
| 中文名 | 晶圆 |
| 外文名 | Wafer |
| 多指 | 单晶硅圆片 |
| 名字由来 | 其形状为圆形 |
基本介绍
制造过程
制造工艺
晶圆制造工艺
表面清洗
初次氧化
有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力氧化技术：干法氧化Si(固)+O2 à SiO2(固)和湿法氧化Si(固)+2H2O à SiO2(固)+2H2。干法氧化通常用来形成，栅极二氧化硅膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化硅膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达硅表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基SiO2膜中的扩散系数比O2的大。氧化反应，Si 表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出(dSiO2)/(dox)=(nox)/(nSiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。SiO2和Si界面能级密度和固定电荷密度可由MOS二极管的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10-- 10E+11/cm ?2.eV-1 数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。
热CVD(HotCVD)/(thermalCVD)
此方法生产性高，梯状敷层性佳(不管多凹凸不平，深孔中的表面亦产生反应，及气体可到达表面而附着薄膜)等，故用途极广。膜生成原理，例如由挥发性金属卤化物(MX)及金属有机化合物(MR)等在高温中气相化学反应(热分解，氢还原、氧化、替换反应等)在基板上形成氮化物、氧化物、碳化物、硅化物、硼化物、高熔点金属、金属、半导体等薄膜方法。因只在高温下反应故用途被限制，但由于其可用领域中，则可得致密高纯度物质膜，且附着强度极强，若用心控制，则可得安定薄膜即可轻易制得触须(短纤维)等，故其应用范围极广。热CVD法也可分成常压和低压。低压CVD适用于同时进行多片基片的处理，压力一般控制在0.25-2.0Torr之间。作为栅电极的多晶硅通常利用HCVD法将SiH4或Si2H。气体热分解（约650oC）淀积而成。采用选择氧化进行器件隔离时所使用的氮化硅薄膜也是用低压CVD法，利用氨和SiH4 或Si2H6反应面生成的，作为层间绝缘的SiO2薄膜是用SiH4和O2在400--4500oC的温度下形成SiH4+O2-SiO2+2H2或是用Si(OC2H5)4(TEOS:tetra ethoxy silanc)和O2在750oC左右的高温下反应生成的，后者即采用TEOS形成的SiO2膜具有台阶侧面部被覆性能好的优点。前者，在淀积的同时导入PH3 气体，就形成磷硅玻璃（PSG：phosphor silicate glass）再导入B2H6气体就形成BPSG(borro ? phosphor silicate glass)膜。这两种薄膜材料，高温下的流动性好，广泛用来作为表面平坦性好的层间绝缘膜。
热处理
在涂敷光刻胶之前，将洗净的基片表面涂上附着性增强剂或将基片放在惰性气体中进行热处理。这样处理是为了增加光刻胶与基片间的粘附能力，防止显影时光刻胶图形的脱落以及防止湿法腐蚀时产生侧面腐蚀(sideetching)。光刻胶的涂敷是用转速和旋转时间可自由设定的甩胶机来进行的。首先、用真空吸引法将基片吸在甩胶机的吸盘上，把具有一定粘度的光刻胶滴在基片的表面，然后以设定的转速和时间甩胶。由于离心力的作用，光刻胶在基片表面均匀地展开，多余的光刻胶被甩掉，获得一定厚度的光刻胶膜，光刻胶的膜厚是由光刻胶的粘度和甩胶的转速来控制。所谓光刻胶，是对光、电子束或X线等敏感，具有在显影液中溶解性的性质，同时具有耐腐蚀性的材料。一般说来，正型胶的分辩率高，而负型胶具有感光度以及和下层的粘接性能好等特点。光刻工艺精细图形(分辩率，清晰度)，以及与其他层的图形有多高的位置吻合精度(套刻精度)来决定，因此有良好的光刻胶，还要有好的曝光系统。
去除氮化硅
此处用干法氧化法将氮化硅去除
离子注入
离子布植将硼离子(B+3) 透过SiO2 膜注入衬底，形成P型阱离子注入法是利用电场加速杂质离子，将其注入硅衬底中的方法。离子注入法的特点是可以精密地控制扩散法难以得到的低浓度杂质分布。MOS电路制造中，器件隔离工序中防止寄生沟道用的沟道截断，调整阀值电压用的沟道掺杂，CMOS的阱形成及源漏区的形成，要采用离子注入法来掺杂。离子注入法通常是将欲掺入半导体中的杂质在离子源中离子化，然后将通过质量分析磁极后选定了离子进行加速，注入基片中。
退火处理
去除氮化硅层
用热磷酸去除氮化硅层，掺杂磷(P+5) 离子，形成N 型阱，并使原先的SiO2 膜厚度增加，达到阻止下一步中n 型杂质注入P 型阱中。
去除SIO2层
干法氧化法
干法氧化法生成一层SiO2 层，然后LPCVD 沉积一层氮化硅。此时P 阱的表面因SiO2 层的生长与刻蚀已低于N 阱的表面水平面。这里的SiO2 层和氮化硅的作用与前面一样。接下来的步骤是为了隔离区和栅极与晶面之间的隔离层。
光刻技术和离子刻蚀技术
湿法氧化
生长未有氮化硅保护的SiO2 层，形成PN 之间的隔离区。
生成SIO2薄膜
氧化
形成源漏极
沉积
利用PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。
沉积掺杂硼磷的氧化层
含有硼磷杂质的SiO2 层，有较低的熔点，硼磷氧化层(BPSG) 加热到800 oC 时会软化并有流动特性，可使晶圆表面初级平坦化。
深处理
溅镀第一层金属利用光刻技术留出金属接触洞，溅镀钛+ 氮化钛+ 铝+ 氮化钛等多层金属膜。离子刻蚀出布线结构，并用PECVD 在上面沉积一层SiO2 介电质。并用SOG (spin on glass) 使表面平坦，加热去除SOG 中的溶剂。然后再沉积一层介电质，为沉积第二层金属作准备。
（1）薄膜的沉积方法根据其用途的不同而不同，厚度通常小于1um。有绝缘膜、半导体薄膜、金属薄膜等各种各样的薄膜。薄膜的沉积法主要有利用化学反应的CVD(chemical vapor deposition)法以及物理现象的PVD(physical vapor deposition)法两大类。CVD 法有外延生长法、HCVD ，PECVD 等。PVD 有溅射法和真空蒸发法。一般而言，PVD 温度低，没有毒气问题；CVD 温度高，需达到1000 oC 以上将气体解离，来产生化学作用。PVD 沉积到材料表面的附着力较CVD 差一些，PVD 适用于在光电产业，而半导体制程中的金属导电膜大多使用PVD 来沉积，而其他绝缘膜则大多数采用要求较严谨的CVD 技术。以PVD 被覆硬质薄膜具有高强度，耐腐蚀等特点。
（2）真空蒸发法（Evaporation Deposition ）采用电阻加热或感应加热或者电子束等加热法将原料蒸发淀积到基片上的一种常用的成膜方法。蒸发原料的分子（或原子）的平均自由程长（10 -4 Pa 以下，达几十米），所以在真空中几乎不与其他分子碰撞可直接到达基片。到达基片的原料分子不具有表面移动的能量，立即凝结在基片的表面，所以，在具有台阶的表面上以真空蒸发法淀积薄膜时，一般，表面被覆性（覆盖程度）是不理想的。但若可将Crambo真空抽至超高真空（<10 – 8 torr ），并且控制电流，使得欲镀物以一颗一颗原子蒸镀上去即成所谓分子束磊晶生长（MBE ：Molecular Beam Epitaxy ）。
（3）溅镀（Sputtering Deposition ）所谓溅射是用高速粒子（如氩离子等）撞击固体表面，将固体表面的原子撞击出来，利用这一现象来形成薄膜的技术即让等离子体中的离子加速，撞击原料靶材，将撞击出的靶材原子淀积到对面的基片表面形成薄膜。溅射法与真空蒸发法相比有以下的特点：台阶部分的被覆性好，可形成大面积的均质薄膜，形成的薄膜，可获得和化合物靶材同一成分的薄膜，可获得绝缘薄膜和高熔点材料的薄膜，形成的薄膜和下层材料具有良好的密接性能。因而，电极和布线用的铝合金（Al-Si, Al-Si-Cu ）等都是利用溅射法形成的。最常用的溅射法在平行平板电极间接上高频（13.56MHz ）电源，使氩气（压力为1Pa ）离子化，在靶材溅射出来的原子淀积到放到另一侧电极上的基片上。为提高成膜速度，通常利用磁场来增加离子的密度，这种装置称为磁控溅射装置（magnetron sputter apparatus ），以高电压将通入惰性氩体游离，再藉由阴极电场加速吸引带正电的离子，撞击在阴极处的靶材，将欲镀物打出后沉积在基板上。一般均加磁场方式增加电子的游离路径，可增加气体的解离率，若靶材为金属，则使用DC 电场即可，若为非金属则因靶材表面累积正电荷，导致往后的正离子与之相斥而无法继续吸引正离子，所以改为RF 电场（因场的振荡频率变化太快，使正离子跟不上变化，而让RF-in 的地方呈现阴极效应）即可解决问题。
光刻技术定出VIA 孔洞
沉积第二层金属，并刻蚀出连线结构。然后，用PECVD 法氧化层和氮化硅保护层。
光刻和离子刻蚀
定出PAD 位置。
最后进行退火处理
以保证整个Chip 的完整和连线的连接性。
检测系统
8寸晶圆显微镜检测系统通过机械手将晶圆从片盒取出放在真空吸附托盘上，通过鼠标或操作按键改变晶圆的转向以初步检查。显微镜平台可进行精密检测，能够观察晶圆微观的颗粒，划伤，污染等情况。这种机械手采用了直线型真空吸附结构，灵活可靠，显微镜平台能够提供40-1000倍的观察效果。它还可以提供多种灵活多变的晶圆检测模式，包含以下检测内容：晶圆ID、晶圆notch的方向、晶圆旋转角度及速度、晶圆微观的晶格等，并能够实现连续监控。
与摩尔定律
摩尔定律的起源
“摩尔定律”通常是引用那些消息灵通人士的话来说就是：“在每一平方英寸硅晶圆上的晶体管数量每个12月番一番。”摩尔发表那篇论文的本意是为了探讨如何合理缩减集成电路晶体管体尺寸、降低制造成本的方法。更重要的是，他知道这种尺寸上的缩小将带来重要的意义：未来的集成电路将会更便宜、功能更多，可集成晶体管数量越多，从而使电子产品日趋廉价化、普及化，并终将对人类的生活、工作产生巨大影响。
在摩尔定律中提到减少成本是集成电路最大的吸引力之一，并且随着技术发展，集成化程度越高，低成本的优点更为明显。对于简单的电路来说，每个部件的费用与电路中所含晶体管的数量成反比关系。但同时，随着集成度的提高，电路复杂性也随之提高，由此带来的制造成本也将提高。当然，应该注意到摩尔的原作仅仅只有4页纸的篇幅，而现在的文章篇幅却长多了。这是因为我们所说的“摩尔定律”这一个名称其实并不是十分严谨，因为它其实并非科学或自然界的一个定律，而至多也仅仅是一个规律，用来描述由于不断改进的半导体生产工艺所带来的一个指数级增长的独特发展规律。
那么摩尔所提到的“最小元件成本的复杂性”究竟指什么呢？制造缺陷、制造成本与集成度之间又存在什么样的关系？让我们按照作者的本意来改写一下我们所熟知的“晶体管倍增定律”：使换算后每个晶体管制造成本达到最低的集成电路芯片所含的晶体管个数每年将倍增。
经过这样改写的摩尔定律，或许就更加地贴近摩尔先生的本意了。但是仅凭这样的一句话，仍然很难准确地表达增加集成度所带来的每元件成本下降与集成电路制造成本间的互动关系，因此，在下面，我们将详细地举例说明，以便大家更透彻地了解摩尔定律的本质。
摩尔定律与硅芯片的经济生产规模
大多数读者都已经知道每个芯片都是从硅晶圆中切割得来，因此将从芯片的生产过程开始讨论。
通过使用化学、电路光刻制版技术，将晶体管蚀刻到硅晶圆之上，一旦蚀刻完成，单个的芯片被一块块地从晶圆上切割下来。
在硅晶圆中，有些的地方会存在一定缺陷，或是在硅晶圆被蚀刻入的晶体管起不了任何作用，这一切是由于制造技术限制而造成的，任何一个存在上面问题的芯片将因不能正常工作而被报废。如一块硅晶圆中蚀刻了16个晶体管，但其中4个晶体管存在缺陷，因此我们就不得不把16个芯片中的4个报废掉(即占这块硅晶圆的1/4 )。如果这块硅晶圆代表我们生产过程中生产的所有硅晶圆，这意味着我们废品率就是1/4，这种情况将导致制造成本的上升。
在无法对现在的制造进程进行实质性改进的情况下，我们有两个方法来降低晶体管报废率从而增加当前75%的良品率。其一就是改进我们的生产制程、优化加工过程，降低每块硅晶圆上的晶圆坏点密度。不过在我们讨论如何减少坏点密度之前，我认为应该花一点时间来让大家了解一下半导体的2个基本生产参数—硅晶圆尺寸和蚀刻尺寸。
当一个半导体制造者建造一个新芯片生产工厂时，你将通常看到它在使用相关资料上使用这2个数字：硅晶圆尺寸和特性尺寸。硅晶圆尺寸是在半导体生产过程中硅晶圆使用的直径值。总的来说，一套特定的硅晶圆生产设备所能生产的硅晶圆尺寸是固定，因为对原设备进行改造来生产新尺寸的硅晶圆而花费资金是相当惊人的，这些费用几乎可以建造一个新的生产工厂。这样我们就无法随心所欲地增大晶圆尺寸。
你可能这样想像，硅晶圆尺寸越大越好，这样每块晶圆能生产更多的芯片。然而，硅晶圆有一个特性来限制制造商随意增加硅晶圆的尺寸，那就是在晶圆生产过程中，离晶圆中心越远就越容易出现坏点。因此从硅晶圆中心向外扩展，坏点数是呈上升趋势。半导体生产商们也总是致力于在尽量大的晶圆上控制坏点的数量，比如8086 CPU制造时最初所使用的晶圆尺寸是50mm，而现在英特尔已经开始使用300mm尺寸硅晶圆生产工厂生产新一代处理器。
至于蚀刻尺寸是制造设备在一个硅晶圆上所能蚀刻的一个最小尺寸。因此当你听见P4采用0.13微米制程时，这意味意指Pentium 4的晶体管尺寸最小可以做成0.13微米那么大，就是说这个加工厂在晶圆上所能蚀刻的最小晶体管尺寸是0.13微米。你将通常看见“蚀刻尺寸”和“晶体管尺寸”这两个术语是可以交换使用的，因为在一志集成电路上的最重要的特性就是晶体管。
8086有3u蚀刻尺寸，Pentium的蚀刻尺寸是0.8u，并且Pentium 4的蚀刻尺寸当前是0.13u，而目前英特尔的正在建造的硅晶圆厂能蚀刻0.09u的蚀刻尺寸。像硅晶圆尺寸一样，蚀刻尺寸也是被固定的，所有的硅晶圆制造厂都是按某几个特定的蚀刻尺寸来生产芯片。
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